CADence virtuoso Layout Editer的实用技巧
标签： CADence virtuoso
上传时间： 2022-07-19
上传用户：fliang
Cadence设计系统公司（纽约证券交易所代码：CDN）和广晟微电子公司今天共同宣布，广晟已经通过CADence virtuoso 全定制平台成功地开发出第一代10Gbps高速光传输集成电路（IC），而且只用了不到16个星期的时间。借助Virtuoso全定制设计平台为先进的全定制IC设计提供的整合平台、完整流程以及最优化的技术，广晟无需进行硅反复设计即可制作出复杂的通讯用集成电路。
上传时间： 2014-01-07
上传用户：xmsmh
全文将用一个贯穿始终的例子来说明如何绘制版图。这个例子绘制的是一个最简单的非门的版图。S2-1建立版图文件使用library manager.首先，建立一个新的库myLib，关于建立库的步骤，在前文介绍cdsSpice时已经说得很清楚了，就不再赘述。与前面有些不同的地方是：由于我们要建立的是一个版图文件，因此我们在technology file选项中必须选择compile a new tech file，或是attach to an exsiting tech file。这里由于我们要新建一个tech file，因此选择前者。这时会弹出load tech file的对话框，如图2-1-1所示。在ASCII Technology File中填入csmclo0.tf即可。接着就可以建立名为inv的cel了。为了完备起见，读者可以先建立inv的schematic view和symbol view（具体步骤前面已经介绍，其中pmos长6u，宽为0.6u。nmos长为3u，宽为0.6u。model仍然选择hj3p和hj3n）。然后建立其layout view，其步骤为：在tool中选择virtuoso-layout，然后点击ok。
上传时间： 2022-07-20
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基于SMIC0.35 μm的CMOS工艺，设计了一种高电源抑制比，同时可在全工艺角下的得到低温漂的带隙基准电路。首先采用一个具有高电源抑制比的基准电压，通过电压放大器放大得到稳定的电压，以提供给带隙核心电路作为供电电源，从而提高了电源抑制比。另外，将电路中的关键电阻设置为可调电阻，从而可以改变正温度电压的系数，以适应不同工艺下负温度系数的变化，最终得到在全工艺角下低温漂的基准电压。CADence virtuoso仿真表明：在27 ℃下，10 Hz时电源抑制比（PSRR）-109 dB，10 kHz时（PSRR）达到-64 dB；在4 V电源电压下，在-40～80 ℃范围内的不同工艺角下，温度系数均可达到5.6×10-6 V/℃以下。
上传时间： 2014-12-03
上传用户：88mao
本手册共分为三部分：第一部分分为四章，分别介绍Cadence cdsSpice、virtuoso Editing、Diva和verilog。第二部分主要介绍MEDICI。第三部分是附录部分，是对前两章的一个补充,并简要的介绍了寄生元件提取语句的语法。
上传时间： 2013-09-03
上传用户：开怀常笑
CADENCE高速电路板设计与仿真 清晰书签版
上传时间： 2013-04-15
上传用户：eeworm
Cadence base 教程
上传时间： 2013-04-15
上传用户：eeworm
Cadence高速电路板设计与仿真 高清书签版
上传时间： 2013-06-16
上传用户：eeworm
Cadence及MEDICI使用
上传时间： 2013-07-15
上传用户：eeworm
Cadence高速电路板设计与仿真(第3版)清晰PDF
上传时间： 2013-06-20
上传用户：eeworm
